关于综合中出现latch的问题

knightliu

在综合中，发现状态机里综合出了latch，是因为FSM里面有段组合逻辑的always块里
有一句A_state=A_state，但是设计里好像又必须保存状态。这样就会综合出latch。请问大家这个latch怎么处理？是一定不能出现latch么？ 还是怎么进行latch的时序检查？而且这个latch的时钟端是信号控制，不是时钟控制。

谢谢回答。。。。

foreveryanyee

我也遇到过类似问题

描述状态转换的模块一般说来是组合逻辑模块

你把else、case之类的语句补全就行了

knightliu

恩 谢谢！！！

bidty

问题没有解决吧，楼主
组合逻辑没有记忆功能
没有搞明白你说的“设计里好像又必须保存状态”是什么意思？

qq847941010

2#说的有道理

foreda

我觉得LZ最好是把模块分开写一下，每一个块尽可能边沿触发，这样通常没有latch
不是保存状态就会有latch，而是使用电平触发且没有写全条件才会有的

lovemei

感觉LATCH就是因为组合电路赋值不全引起的。如果不是这个原因，还可以在DC的script中设置不允许使用LATCH，但要列全

zhqi415758192

butong

fu_wang

When an if statement used in a Verilog always block or VHDL process as part of a
continuous assignment does not include an else clause, Design Compiler creates a latch

case 同理， 同意2楼。。

fu_wang

When an if statement used in a Verilog always block or VHDL process as part of a
continuous assignment does not include an else clause, Design Compiler creates a latch

同意#2 DC ug 里的一段话