关于综合中出现latch的问题

knightliu · 发表于 2010-4-19 10:02:16

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

在综合中，发现状态机里综合出了latch，是因为FSM里面有段组合逻辑的always块里
有一句A_state=A_state，但是设计里好像又必须保存状态。这样就会综合出latch。请问大家这个latch怎么处理？是一定不能出现latch么？还是怎么进行latch的时序检查？而且这个latch的时钟端是信号控制，不是时钟控制。

谢谢回答。。。。

foreveryanyee · 发表于 2010-4-19 12:25:14

我也遇到过类似问题

描述状态转换的模块一般说来是组合逻辑模块

你把else、case之类的语句补全就行了

knightliu · 发表于 2010-4-19 22:33:48

恩谢谢！！！

bidty · 发表于 2010-4-26 20:14:32

问题没有解决吧，楼主
组合逻辑没有记忆功能
没有搞明白你说的“设计里好像又必须保存状态”是什么意思？

qq847941010 · 发表于 2010-4-30 21:33:45

2#说的有道理

foreda · 发表于 2010-5-1 08:52:06

我觉得LZ最好是把模块分开写一下，每一个块尽可能边沿触发，这样通常没有latch
不是保存状态就会有latch，而是使用电平触发且没有写全条件才会有的

lovemei · 发表于 2010-5-1 23:50:15

感觉LATCH就是因为组合电路赋值不全引起的。如果不是这个原因，还可以在DC的script中设置不允许使用LATCH，但要列全

zhqi415758192 · 发表于 2010-6-12 17:01:23

butong

fu_wang · 发表于 2015-11-3 15:21:34

When an if statement used in a Verilog always block or VHDL process as part of a
continuous assignment does not include an else clause, Design Compiler creates a latch

case 同理，同意2楼。。

fu_wang · 发表于 2015-11-3 15:23:14

When an if statement used in a Verilog always block or VHDL process as part of a
continuous assignment does not include an else clause, Design Compiler creates a latch

同意#2 DC ug 里的一段话

[求助] 关于综合中出现latch的问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子