前后仿真不一致，求教

xiaoruozhou · 发表于 2010-4-10 14:53:51

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x

源代码如下：
module parameter_delay(clk,out);
parameter N=1;
integer i;
input clk;
output out;
reg out;
  always
begin
   out<=0;
   for(i=0;i<N;i=i+1)
   @(posedge clk);
   out<=1;
   for(i=0;i<N;i=i+1)
   @(posedge clk);




end
endmodule

用quartus 综合之后后仿，功能出不来，请指点

xiaoruozhou · 发表于 2010-4-10 15:25:17

在线等。。。。。

falloutmx · 发表于 2010-4-10 17:11:31

你这是什么语法？

MOSFET · 发表于 2010-4-10 21:21:18

写法不规范

gaurson · 发表于 2010-4-11 15:06:20

不是可以综合的语法，所以综合以后就不是你预期的结果了。

lulugui · 发表于 2010-4-11 15:30:41

不是不能够用for的么

tiyounger · 发表于 2010-4-11 19:45:30

学习了！

ninaleiqi · 发表于 2010-4-11 19:55:28

还是把Verilog语法规范看下吧

XIAOZZ · 发表于 2010-4-11 23:37:01

没有硬件的设计思想

reinhart · 发表于 2010-4-27 16:16:15

这个基本上不能综合啊，你自己想想什么样的电路能符合你的设计……

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