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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog HDL程序设计实例详解(光盘)
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楼主: jiemizhe

[资料] Verilog HDL程序设计实例详解(光盘)

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发表于 2016-9-21 11:45:52 | 显示全部楼层
谢谢分享
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qudi
发表于 2016-9-21 14:03:57 | 显示全部楼层
谢谢分享
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qudi
发表于 2016-9-21 14:05:23 | 显示全部楼层
谢谢老板
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发表于 2016-9-21 15:14:46 | 显示全部楼层
非常有用，谢谢
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发表于 2016-10-25 16:35:34 | 显示全部楼层
先下下来看一下先，希望有用
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发表于 2017-4-9 17:20:44 | 显示全部楼层
好东西 谢谢分享
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szucjh
发表于 2017-4-10 17:57:55 | 显示全部楼层
thank you so much
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chrisdy
发表于 2017-4-11 11:44:11 | 显示全部楼层
谢谢分享
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发表于 2017-4-11 20:17:43 | 显示全部楼层
回复 1# jiemizhe


     thanks for sharing
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ga626031
发表于 2017-4-24 15:59:11 | 显示全部楼层
希望有用，感谢楼主
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