always结构里面的Count0_out[怎么自动变成敏感变量啊

lureny

如果你仅仅是写个逻辑玩玩，想仿真一下，可以这么写：
always@(posedge a or negedge a)
begin
     if (a==1)    b = c[15:0]
     else           b = c[31:16]
end
但是如果你是想写一个真实的电路，那么你可能要从结构上重新考虑。

wycawyc

用synplify 综合一下 看看rtl图就明白了。在敏感信号表里没用用沿触发，综合出来的是个多路复用器。当然是不会保持的。

心之光华

你这个可以采用计数器解决的嘛 计数周期为你采样的周期

zerowel

always @ (posedge clk or negedge rst_n)
begin
      if(!rst_n)
        Result_en_d1 <= 1'b0;
      else
        Result_en_d1 <= Result_en;
end

assign Result_en_pos = !Result_en_d1 && Result_en;
assign Result_en_neg = !Result_en && Result_en_d1;

always @ (posedge clk or negedge rst_n)
begin
      if(!rst_n)
             flag <= 1'b0;
      else if (Result_en_pos)
             flag <= 1'b1;
       else if(Result_en_neg)
             flag <= 1'b0;
       else
             flag <= flag;
end

assign Result[15:0] = flag ? Count0_out[15:0] : Count0_out[31:16];

zerowel

如果Result_en 变化频率很快.
就用下面的：
always @ (posedge Result_en or negedge rst_n)
begin
      if(!rst_n)
       Count0_out_d1[15:0] <= 16'h0000;
      else
        Count0_out_d1[15:0] <= Count0_out[15:0] ;
end

assign Result[15:0] = Result_en ? Count0_out_d1[15:0] : Count0_out[31:16];

zhang_yz83

12楼正解！
组合逻辑如何实现“保持”？

funnylkk

always @(posedge clk)
begin
   Old_Result_en <= Result_en;
end

always @(posedge clk or posedge rst)
begin
   if(rst==1'b1)   Result <= 0;
   else if((Old_Result_en==1'b0)&(Result_en==1'b1)) Result <= Count0_out[15:0];
   else if((Old_Result_en==1'b1)&(Result_en==1'b0)) Result <= Count0_out[31:16];
   else Result <= Result;
end

Am I right??

jerry365

1# wufpga

从电路上考虑问题，verilog只是表现形式

wufpga

zerowel ，您是我的贵人啊！！非常感谢

你的第二段程序意思也是Count0_out变换太快的写法。

assign Result[15:0] = Result_en? Count0_out[15:0] : Count0_out[31:16];
和下面这个always的区别到底有多大啊。
always @(Result_en)
begin
    if(Result_en == 1)
      Result = Count0_out_d1[15:0];
     else  
      Result =Count0_out[31:16];
     
end
*/

wufpga

jerry365说的非常对，最好能够有verilog映射成电路。但是本人的电路知识不是很扎实。