紧急求助

twnliu

这几天看了锁相环的东西 弄的我有点晕了 有点问题想问问大家 谢谢
就是时钟缓冲器  有的时钟缓冲器是带有锁相环的
可以保证输入和输出没有延时
主要是由于锁相环的作用
但是时钟缓冲器的说明文件中会介绍这个时钟缓冲器的延时 还有偏斜时间 和 抖动时间
这些时间是不是可以被锁相环给克服的
还有就是如果可以被克服 为什么还要介绍呢

还有一个问题就是 这些时间偏斜 抖动 和延时  是否影响建立时间的时间余量

谢谢
不胜感激

tingwhere

在可编程逻辑器件中，一般都有全局时钟网络，可以驱动全片的所有触发器和时序电路，包括LE、IOE、RAM和DSP等资源中的触发器。
要提醒大家注意的是，许多逻辑设计工程师对全局时钟网络的特性有一个曲解，认为其延时很小。其实，全局时钟网络的特点是：为了保证到芯片的各个角落的延时尽量相等，时钟分配树首先是走到芯片的中间，再向芯片的四周分布。所以从时钟的源端到所驱动的触发器走过的路径比较长，延时比较大，但是到各个时序元件（触发器）时钟输入端等长，保证时钟偏斜（Skew）很小。同时全局时钟网络具有很强的驱动能力，而且在芯片设计的时候对时钟网络做了保护，尽量防止芯片内部的信号对时钟信号质量有影响，这样可以保证时钟信号引入的抖动非常小。

也就是说，PLL和DLL就是为了解决这些问题而所需要的
在Altera的FPGA内部具有多个全局时钟网络，在高端的FPGA（如Stratix）内部还有一些区域时钟，这些区域时钟只能驱动FPGA内部的某个区域内的逻辑，比如一个象限或者半个芯片，不能走到全片，在使用时需要注意。
一般来说，时钟和复位信号建议使用FPGA内部的全局时钟网络，以使到达各个目的点的偏斜最小。一些高扇出的控制信号，例如时钟使能信号，如果使用全局网络，可以减少大扇出数对路径延时的影响，大大提高设计的性能，而且能节省逻辑资源，防止综合与布线工具对逻辑的复制，同时也节省了普通的布线资源，提高了设计的可布线性。
在Quartus II软件中，有全局的设置选项“Auto Global Clock”，可以使得工具在实现的时候自动把一些高扇出的时钟信号走到全局网络上去。与此类似，“Auto Global Register Control Signals”选项同样可以自动把一些高扇出的触发器控制信号（如复位和时钟使能信号）走到全局网络上去。
如果用户不希望某个结点（管脚或内部信号）被选择使用全局时钟网络，可以在Assignment Editor中单独对该信号设置开关。