设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › RS编码器译码器设计（Verilog）

1 2 3 45 / 5 页

发新帖

楼主: jqxhit

[资料] RS编码器译码器设计（Verilog）

发表于 2011-11-14 22:52:53 | 显示全部楼层

sfasfasd

回复支持反对

发表于 2011-11-15 08:36:01 | 显示全部楼层

不知道是什么，下下了

回复支持反对

发表于 2016-11-2 10:00:18 | 显示全部楼层

只有编码部分，没有译码部分呀，是资料不全吗？

回复支持反对

发表于 2017-1-19 10:23:48 | 显示全部楼层

Thanks for sharing~

回复支持反对

发表于 2017-1-19 15:22:53 | 显示全部楼层

学习下，谢谢

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2017-1-31 19:14:54 | 显示全部楼层

谢谢分享

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2017-2-1 11:12:13 | 显示全部楼层

thank you very much !

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2018-3-15 10:18:05 | 显示全部楼层

看一下，谢谢

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2022-2-23 09:14:41 | 显示全部楼层

谢谢

EETOP创芯人才网简历投递入口

回复支持反对

1 2 3 45 / 5 页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-17 06:32 , Processed in 0.020446 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表