Verilog如何判别一个多bit数中含有1的个数

wycawyc

位数的的话就直接移位相加就行了。时序也比较好控制。

amin2008

可以移位操作 每移一次加一次

qqqqqqlihai

我想方法还是比较多的。
如果不用流水线设计，单纯复用一个加法模块的话，移位加就好，每个周期移位一次，加一次，设定好对位数的寄存，加过一遍后锁存，就行了。
如果是想用流水，那么就要将加法展开，比如对于一个8bits的数字，你想计一个的个数的话，先分成四个1bit_add，然后再将四个结果分成两个2_bits_add，最后再用一个3_bits_add就能算出结果了。

skytang007

单周期运算
reg  [7:0] data;
wire bit0,bit1,bit2,bit3,bit4,bit5,bit6,bit7;
wire [3:0] sum;
assign bit0 = data[0];
assign bit1 = data[1];
assign bit2 = data[2];
assign bit3 = data[3];
assign bit4 = data[4];
assign bit5 = data[5];
assign bit6 = data[6];
assign bit7 = data[7];
assign sum = ((bit0+bit1) + ( bit2+bit3)) + ((bit4+bit5) + (bit6+bit7))；

多周期运算的话，每次对data[0]累加，加完一次后把data右移一位，直到全部加完，这种面积小，但需要8个周期

huanguestc002

这个问题很简单吧

rotings

这个在verilog语法书中是最基本的例子：

parameter WIDTH=8;
input [WIDTH-1:0] data;
integer i;

always @(posedge clk ) begin
  if (~reset)
    crc=0;
  else begin
    for (i=0;i<=[WIDTH-1];i=i+1)
      crc=crc+data[i];
  end
end

sunset829

帮你顶下

39123811

这个问题很好的阐述了area and speed的trade off.

shuli198349

总宽度知道不？如果这个是固定的就好办，我都是写：
d[0]+d[1]+d[2].....
虽然有点费资源，但是简单

hiloco

这个在verilog语法书中是最基本的例子：

parameter WIDTH=8;
input [WIDTH-1:0] data;
integer i;

...
rotings 发表于 2010-3-19 16:38

                               
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   我比较死板，从来不在时序逻辑里用阻塞赋值