FPGA的JTAG接口电路的上下拉电阻的问题

huige2601 · 发表于 2010-3-15 13:20:30

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大家好，请教：
FPGA的JTAG接口的电路中
为什么在TDI,TMS加1k的上拉电阻呢？
而TCK却加下拉电阻？
为什么TDO既不上拉又不下拉呢？

liukun · 发表于 2010-3-15 15:18:14

行业垄断！不这样做就要吃亏，呵呵

mengshang · 发表于 2010-3-15 18:30:47

手册就是这样推荐的，放心使用就行了

TSHKANG · 发表于 2010-3-15 20:41:54

TCK下拉是终结电阻

qlengyu · 发表于 2010-3-16 15:54:29

学习一下

liuve1983 · 发表于 2010-3-16 19:34:17

应该是对JTAG接口，进行了电平匹配吧

qq11qq · 发表于 2010-3-16 20:28:00

手册就是这样推荐的，放心使用就行了

tianguau · 发表于 2010-3-16 20:41:19

TDO是输出，所以不用拉

TCK是时钟，推荐下拉。

TMS为高，五拍后jtag状态机回到IDLE状态。

TDI只是为了有个确定状态而已。

kyoiwaiah · 发表于 2010-3-22 22:16:06

顶一下！

kyoiwaiah · 发表于 2010-3-22 22:39:13

顶一个

[求助] FPGA的JTAG接口电路的上下拉电阻的问题