VerilogHDL VHDL SystemC SystemVerilog这些东西的具体区别在何处

cain.lee · 发表于 2009-12-6 10:53:58

...额···学习了··还没怎么了解过区别呢··呵呵·

syq0917 · 发表于 2012-5-2 16:25:14

systemVerilog有前途吗

zheng070608138 · 发表于 2012-9-6 14:33:09

比较喜欢verilog简洁的风格

jasusy · 发表于 2014-11-24 01:22:55

SytemVerilog有点四不像。基础RTL design用Verilog就很好。verification 才用SV，但是它很烦，没有SystemC来的方便。但是现在UVM 还是基于SV的，基于SC的还在研究吧。

fengeuler · 发表于 2015-10-8 18:55:09

谢谢楼主分享

Jream · 发表于 2015-10-20 19:35:28

学习学习

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