VerilogHDL VHDL SystemC SystemVerilog这些东西的具体区别在何处

lrl_5473 · 发表于 2006-10-12 12:31:53

呵呵区别不懂会用点Verilog

wang_chin · 发表于 2006-10-25 19:14:46

I use Verilog but, recently, we have to use SystemVerilog. The language is better for Verification and poor in Synthesis. For SystemC, I think it's better in system architecture or algorithm using. FYI

hymans0811 · 发表于 2006-10-26 12:00:18

RTL级还是用verilog比较好,做验证可以用systemc

zdq · 发表于 2006-10-26 22:24:06

^_^。。。

uestc_hyk · 发表于 2006-10-26 23:03:40

新手刚来
顶一下

55555 · 发表于 2006-11-16 18:37:08

受益匪浅！

abcde12 · 发表于 2006-11-27 21:39:50

太感谢你了.............

zzutjutang · 发表于 2006-11-28 00:49:55

谁有这些资料？

wangzi · 发表于 2006-12-9 16:19:01

《System Verilog Assertion 应用指南》有没有啊?

walkman416 · 发表于 2006-12-9 17:11:46

收下了，
初学者，刚好在困惑中

VerilogHDL VHDL SystemC SystemVerilog这些东西的具体区别在何处

^_^

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