verilog问题请教。

liu_xf · 发表于 2010-2-4 11:29:02

呵呵，书上有

curylee · 发表于 2010-2-5 05:25:46

最近也开始用evrilog了，进来看了还是有点收获！哈

pengbo15 · 发表于 2010-2-5 23:47:18

用assign

amormio124 · 发表于 2010-2-9 23:00:09

不建议用inout

klhf5165 · 发表于 2010-3-1 16:20:38

底层模块最好不要用INOUT，在顶层模块中用ASSIGN赋值

pshiue · 发表于 2010-3-1 16:44:18

inout a;
input oen, b;

assign a = oen ? 1'bz : b;

guoaiying · 发表于 2010-3-1 22:37:48

如果综合的话，用INOUT是不可以综合的

zm132 · 发表于 2010-3-2 09:35:04

路过看看

dannysbp · 发表于 2010-3-2 12:27:24

inout用assign赋值吧，得是wire

psd0208 · 发表于 2010-3-2 14:43:06

我经常用耶是不推荐但是也能用

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