always @ (*)是什么意思？

tks15 · 发表于 2009-12-23 09:10:58

verilog 2001 standard

feilang250 · 发表于 2009-12-23 20:04:42

新标准，一般写逻辑组合时用这个

amormio124 · 发表于 2010-2-10 15:54:46

verilog2001中偶比较喜欢的一种写法。
免得有时候改了下面，敏感变量列表忘了改。

tian53169 · 发表于 2010-2-10 16:15:08

第二行为什么要先写
oW = 1'b1;
呢？
第5行else不是已经包含了吗？
luyuntao 发表于 2009-12-22 11:02

登录/注册后可看大图

书写的一种习惯，先给变量赋初始值，防止锁存器产生

2010.02.10 · 发表于 2010-2-10 19:32:51

好！顶一个！

wujing198 · 发表于 2010-2-10 20:50:36

楼上几位的解释都很好。

liubo1626 · 发表于 2010-2-11 14:34:20

所有敏感变量

ddale · 发表于 2010-2-11 16:43:04

Verilog 2001标准，主流EDA综合工具都支持的。

sunchpku · 发表于 2010-2-12 11:28:48

用always块生成组合逻辑的简单办法，不用怕那个敏感变量没有放到敏感向量表里面。

sunchpku · 发表于 2010-2-12 11:34:53

用always块生成组合逻辑的简单办法，不用怕那个敏感变量没有放到敏感向量表里面。

[求助] always @ (*)是什么意思？