请教verilog中TASK可以不带输入输出吗

qq527343816 · 发表于 2009-12-3 19:58:52

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比如以下一段代码：
module test;
reg i,j,k;
reg[1:0] sum;
initial
   begin
   i=1;j=1;k=1;sum=0;
   #1 add;
   #1 $display("Sum= %b",sum);
   end

  task add;
sum=i+j+k;
endtask

endmodule

像以上这样 task封装定义中本身没有input和output，而是直接使用该task所在模块已经定义的变量i，j，k和reg，那么执行到display的时候，sum是显示0还是显示3呢？也就是说，task能直接对模块数据进行操作而不必实参-形参传递吗？还有当实参是wire型时，形参能使用阻塞赋值吗？