PLL测试（jitter）

w98211012 · 发表于 2009-11-9 17:00:58

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前一阵子做了一个PLL，封装好，回来测试！
如果电源为强加电源时候，jitter很小（比较理想）；
如果电源为芯片内部LDO18时，jitter比较大（不太能接受）；
愿有PLL高手给出相关解释！！！

knights · 发表于 2009-11-9 19:38:58

那说明你整个PLL的PSRR比较差。

大大山 · 发表于 2009-11-9 22:19:00

1# w98211012
这一般说明，LDO的瞬态响应不够与带负载能力不够

sjxu007 · 发表于 2009-11-10 09:33:42

LDO的瞬态响应

w98211012 · 发表于 2009-11-10 10:03:57

刚才在测试板上搭了个LDO，不过负载电流可以达到100安培级别的，效果改善也是明显的！

w98211012 · 发表于 2009-11-10 12:41:06

片内的LDO负载驱动能力为50mA的，内部还有些别的电路，在此LDO下，工作都算正常，为什么PLL在这LDO下工作不正常？
如果要想改进PLL，是否有人给出些相关建议呢？

kool · 发表于 2009-11-10 13:11:52

你可以测试一下加ldo之后的vco电源电压，看看纹波情况。

mixsignal · 发表于 2009-11-11 11:19:46

楼主，你的锁相环的jitter是用什么仪器测试的啊？

w98211012 · 发表于 2009-11-12 16:42:06

终于解决了，因为内部LDO18产生了一个零点刚好在PLL基准比较频率附近，因此电源对PLL产生了一定的影响！也解释了为什么用外部LDO18，PLL产生的jitter比较小！
jitter，公司没办法直接测得，，就用示波器看的PLL输出波形，看其抖动！！！

smithe · 发表于 2009-11-16 18:47:57

学习！

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