关于时序约束

cosmosd · 发表于 2009-11-3 07:57:21

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各位，在综合或者后端，输入的input delay,output delay都是针对输入输出管脚，那么对于模块或者系统内的中间信号呢？工具是自己根据库工艺参数进行优化？那么内部的优化有没有裕量啊？由于工艺的偏差，又怎么保证内部信号的时序对呢？

MOSFET · 发表于 2009-11-3 08:40:57

参考PVT

cosmosd · 发表于 2009-11-3 09:30:22

参考PVT
MOSFET 发表于 2009-11-3 08:40

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怎么参考PVT啊？希望能回答清楚一点啊！

hover99 · 发表于 2009-11-3 10:08:15

set_critical_range可以设定冗余。
通过对clock的约束，也可以加margin。
STA的时候再加上OCV。

tppxp · 发表于 2009-11-3 13:40:03

你DC不设margin？STA的时候只用一种corner？

xiaogouggg · 发表于 2009-11-6 15:40:44

那些时序约束都是针对current design设置的
一般情况下都是top-down的综合策略，
current design里面的信号你不用管啊，DC给你弄好

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