关于芯片封装引线上电感的问题

纯白雾隐

考虑到封装电感差不多也有个几nH，但是如果输出电流较大，变化频率也较快，这个电感的影响就没办法忽略。。。。想问各位大侠们，有没有遇到过输出受到封装电感的影响的？要用什么办法解决呢？？？？？

rainhans

做产品是通常处理方法：
在pad和封装框架上打两根或多根金丝，并联。

stocol

对射频电路，封装的影响必须考虑，尤其是lna

northfish

You have to find out the parasitic inductance either from supplier or from your own EM simulation, and plug them into your RF simulation.

scpuke

   

考虑到封装电感差不多也有个几nH，但是如果输出电流较大，变化频率也较快，这个电感的影响就没办法忽略。。。。想问各位大侠们，有没有遇到过输出受到封装电感的影响的？要用什么办法解决呢？？？？？
纯白雾隐 发表于 2009-10-31 15:15

                               
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主要需要评估电源、地pin上的影响，特别是给数字电路包括syn中的divider之类的供电的电源pin，，，数字电路的脉冲式的电流会在电/地上产生很大的bounce，这个有可能会影响信号完整性，更为严重的是在rf芯片中会成为最为重要的噪声源，通过各种耦合途径影响syn/rx性能。

在电路仿真中，封装的模型不用做的很复杂，一个电感就ok。

解决办法：
一方面是通过打两根或三根bond线减小电感；二是在数字电路的电地间插入低Q值的decouple电容

oaktree_ca

1# 纯白雾隐

将重要的管脚bonding wire尽可能缩短，以减少电感

kkt51

kan kan le

ncLM

   

主要需要评估电源、地pin上的影响，特别是给数字电路包括syn中的divider之类的供电的电源pin，，，数字电路的脉冲式的电流会在电/地上产生很大的bounce，这个有可能会影响信号完整性，更为严重的是在rf芯片中会成 ...
scpuke 发表于 2009-11-2 10:27

                               
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封装的模型不用考虑引线的电阻吗？

icb

最近正在看这个方面建模的资料，学习中

carewc

研究一下