DDR Timing Closure – Physicaldesign and STA

nifan1977 · 发表于 2006-7-13 15:28:47

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snug论文,牵涉到ddr 设计的physical design和sta
很详细,不错的论文

maxin · 发表于 2006-7-13 18:35:55

顶一下

goodhope · 发表于 2006-7-13 20:02:25

个人认为DDR timing closure最大的挑战是DQ/DQS timing PVT variation.好象每个公司DDR interface设计都不一样.很有趣

zlhrsy · 发表于 2006-7-14 13:05:19

DDR timing closure最大的挑战是双沿的datapath处理

bbo · 发表于 2006-7-14 14:23:11

刚做完SDRAM控制器，后面导师叫做这个

nifan1977 · 发表于 2006-7-14 20:22:05

我也觉得是dqs采样窗口的问题，毕竟时间很短阿。所以路径可调是一种办法。我见过一个ddr的pad,里面一堆buff,可以延迟时间

goodhope · 发表于 2006-7-14 21:14:55

在一个process corner close DQ/DQS timing还不难.难的是同样的电路要在所有process corner都meet timings

maxin · 发表于 2006-7-15 22:18:51

原帖由 zlhrsy 于 2006-7-14 13:05 发表
DDR timing closure最大的挑战是双沿的datapath处理

我支持这个观点

xuanxuan · 发表于 2006-7-18 10:04:38

DDR Timing Closure – Physicaldesign and STA
看看

xxlist · 发表于 2006-7-18 12:47:20

支持一下，以后可能会遇到

hehe,好东西