求助：模块输出问题

zhaoqing_cc · 发表于 2009-10-30 21:17:59

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我写了一个模块，输出延迟9个时钟，测试在第一个有效时钟沿时灌一组数据进去，延迟9个时钟后输出是正确的，但若同时在第一个有效时钟沿和第二个有效时钟沿灌两组数据进去，分别在第9和第10个时钟后输出数据，问题是：第一组的数据输出就完全变了，第二组数据的输出也只有部分是正确的，请教大家，这是什么原因呢？求解！谢谢！！

k0k0k0k0 · 发表于 2009-10-30 21:28:37

很明显的竞争冒险啊，一般在输出稳定之前输入不允许变化，不知你为什么非得灌两组数据进去？

zhaoqing_cc · 发表于 2009-10-30 21:32:14

因为别的模块给的输入，就是一个时钟给一组，那这个冒险竞争该怎么改正呢？

k0k0k0k0 · 发表于 2009-10-30 21:39:05

你把这两个输入分开试试，要么输入时差大于9个时钟，要么把9改为0.

zhaoqing_cc · 发表于 2009-10-30 21:43:45

嗯，好的，我试试

s14432 · 发表于 2009-10-31 09:49:27

是异步时钟

zhaoqing_cc · 发表于 2009-10-31 10:29:22

是异步时钟
s14432 发表于 2009-10-31 09:49

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我两个输入之间隔了9个时钟周期后，输出是对的了，但是隔2个时钟周期还是不对。我只用了一个时钟啊？楼上能解释一下吗？谢了~

zhaoqing_cc · 发表于 2009-10-31 20:01:23

顶下，等热心人解答！今天测试了一天，结果是只能输入相隔9个时钟才会输出正确结果，但是这样的话输出时延太大了

dusy · 发表于 2009-10-31 23:16:37

期待有高人来啊

MOSFET · 发表于 2009-11-2 08:49:21

八成是你的电路设计有问题
看看你的输出是否与当前输入有关系
电路整成pipeline。

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