求助：模块输出问题

zhaoqing_cc · 发表于 2009-11-2 08:52:41

我测试的结果是，输入相隔3个时钟的时候，输出才是对的

pptiger · 发表于 2009-11-2 09:35:47

应该是锁存使能逻辑出了问题，存在数据覆盖或者锁存时机不对的问题。建议１：自己仿真，看波形就很清楚了；建议２：把代码贴上来，这个代码应该不复杂。

zhaoqing_cc · 发表于 2009-11-2 09:46:48

代码有点多，四百行，不好贴，谢谢楼上的建议；
我怀疑是最后一个模块出了问题：这个模块有两个输入，比如分别叫A和B，其中B是A产生后3个时钟才产生的，同时A又是逻辑的，是不是这里的问题呢？我正在把A变成时序的，再测

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