在Xilinx VII FPGA上实现32bit加法器遇到的问题

jamyce · 发表于 2004-9-2 10:46:31

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请问,采用四个8位的超前进位链级联一个4位的超前进位逻辑实现的32bit加法器怎么比XILINX自己的32位加法器还慢很多?
XILINX 32bit ADDER ~239MHz;
32bit CLA : ~89Mhz;
XILINX采用的是什么样的加法器?

bravelu · 发表于 2004-9-2 11:57:42

有可能有布线方面的原因。xilinx的加法器是根据自己的器件定制的，不但算法比较先进，布线方面的考虑也是有的。

jamyce · 发表于 2004-9-2 13:01:01

谢谢斑竹,那在FPGA设计时碰到加法器应该如何处理呢?

bravelu · 发表于 2004-9-2 14:41:01

要看你的设计要求了，如果速度不要求很高，直接用语言写个“＋”就可以了，如果速度很快可以直接调xilinx提供的模块。

jamyce · 发表于 2004-9-2 15:29:01

是这样,我要用XILINX VII6000 FPGA实现MD5算法,要求叠代64次处理以使面积最小,系统时钟频率要求大于100MHZ,64个周期左右完成一次512bit数据的处理.
我采用CSA + CLA结构实现四个32bit数相加,然后将结果循环左移S位后再和32位数B相加,但是无论如何优化也达不到100MHz,看来必须对算法进行优化,请问有何高招?

老扁 · 发表于 2004-9-2 15:53:53

xilinx的32位加法能做到240M绝对是非常厉害的，不是靠一般设计流程可以做到的。
另外按俺以前用CLA设计32位加法器的经验，自己怎么做都没有Synopsys自己的快，所以你的在xilinx里也一样。不过如果达不到它的一半速度也是很苦恼的事哦。CSA似乎比CLA要慢一些，另外你看看超前进位逻辑xilinx有没有现成的IP；好像还有一种快速CLA算法，你可以查查资料看。

heavy · 发表于 2007-10-30 10:40:48

。。。。。。

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