用powercompile做低功耗设计

nifan1977 · 发表于 2006-7-8 13:20:08

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

ali的文章,有script不错

goodhope · 发表于 2006-7-8 19:41:57

这篇文章结论不大可靠.
1. AUTOMATIC插入CLOCK-GATING面积反而减少?
2. RTL和GATE POWER COMPILER 结果这么吻合?都不知道GATE SIMULATION加SDF没有.还有GATE POWER COMPILER有没有加EXTRACTED PARASTICS
3. 用IDEAL CLOCK TREE来估计没多大意义.CLOCK TREE功耗相对比重最大.CLOCK GATING THRESHOLD而且一般是8.不然GATING CELL额外的功耗会得不偿失

nifan1977 · 发表于 2006-7-10 15:55:42

加clock_gating可以使电路简单,所以有可能面积减小

goodhope · 发表于 2006-7-10 19:21:24

嗯,倒也有理.BUS上重复的DATA GATING逻辑可只用一个CLOCK GATING逻辑来代替

rickyice · 发表于 2006-7-11 23:26:30

very good

goodhope · 发表于 2006-7-13 20:33:57

当然有价值.至少我们可以看出module相对功耗分布.在RTL阶段就找到设计问题.绝对功耗怎么也不会准.好象memory, analog, IO 的功耗模型没一个准的.或者大家现在还不在乎.等到65nm以下在说吧.不过那时候主要是leakage power

老扁 · 发表于 2006-7-13 23:48:54

其实功耗问题麻烦就麻烦在任何局部精确性也许都没什么实际意义，因为任何人对自己系统的实际行为都无法精确模拟。当然对于小系统和局部部件还是很有用的。

xuanxuan · 发表于 2006-7-18 10:10:32

能够加入gate clock当然好，不过最好是控制级数，以免skew不好控制

xxlist · 发表于 2006-7-18 12:49:56

支持一下，我正在学习

rich2000 · 发表于 2006-8-24 20:16:02

先顶了再下来看

用powercompile做低功耗设计

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

re