一个PLL的PFD&CP&LPFF电路，大家帮忙看看，我贴图

mmic1978 · 发表于 2009-10-31 00:14:10

two loop cp is for avoid charge sharing

the replica bias, you can find menatis paper" low jitter pll and dll...."

zero pole is add Res series with cap

deepblue1178 · 发表于 2009-10-31 10:16:10

21# mmic1978

没有找到与CP串联的电阻。。。我觉得还是前面有个达人说的对，通过FLL和PLL共同工作引入零点，但是这个机制还是不太明白　请问有相关的论文吗》

deepblue1178 · 发表于 2009-10-31 11:42:27

21# mmic1978

在您推荐的论文中，我看到了需要的东西，但是有一点不太明白！

Vctrl=Vbp，这个是对的。后面又说 Vctrl defines the lower voltage swing limit of the buffer outputs. 这句话该怎么理解？ VCO的设计中不是应该尽量保持摆幅恒定吗？最大摆幅应该是Iss*Rd，我的理解是Vbp和VBN应该差分变化来保持摆幅恒定。但是坐着的这句话是什么意思呢？

mmic1978 · 发表于 2009-11-1 15:36:10

21# mmic1978

在您推荐的论文中，我看到了需要的东西，但是有一点不太明白！

Vctrl=Vbp，这个是对的。后面又说 Vctrl defines the lower voltage swing limit of the buffer outputs. 这句话该怎么理解？ VC ...
deepblue1178 发表于 2009-10-31 11:42

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paper 有误，Vsw 是由 VDD 变化到Min（VOUT）

应该是 VDD-VCTRL=Vsw （PMOS 作为 RES Load）
你可以尝试仿真单个PMOS，gate bias with VCTRL and Vsw=VDD-VCRTL then DC sweep the VCTRL para... you will find the replica center symmetric I-V curve

deepblue1178 · 发表于 2009-11-1 16:22:39

本帖最后由 deepblue1178 于 2009-11-1 18:07 编辑

paper 有误，Vsw 是由 VDD 变化到Min（VOUT）应该是 VDD-VCTRL=Vsw （PMOS 作为 RES Load）你可以尝试仿真单个PMOS，gate bias with VCTRL and Vsw=VDD-VCRTL then DC sweep the VCTRL para... you will ...mmic1978 发表于 2009-11-1 15:36

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我又琢磨了一下，作者的意思应该和您说的意思一样。Vctrl定义了Min，VDD定义了Max。
现在我明白了，这个对称负载的含义：即两个gm并联。通过replica的负反馈，使得Vout=Vctrl（因为这两个点被接在运放的输入端了）
另外，我可以通过同时改变Vctrl和Id的大小来控制恒定的摆幅。但是问题又来了，如果同时改变Vctrl和ID，保持了摆幅恒定，但是就没法调节f0了，因为电阻被Vctrl和Id的相反变化抵消了。这又该怎么解释？
还有一个问题，用hspice-rf怎么仿真Kvco和 Kpfd? 见贴http://www.eetop.cn/bbs/thread-211869-1-1.html

deepblue1178 · 发表于 2009-11-2 11:24:06

有人吗

deepblue1178 · 发表于 2009-11-2 15:05:56

自己顶一个

haibianxia · 发表于 2009-11-2 16:06:25

图中的schematic 太乱，就不能整理的清晰点？？

359705716 · 发表于 2010-5-8 16:10:22

看不清楚

woyaoziliao · 发表于 2010-5-10 18:37:44

gg 1# deepblue1178

一个PLL的PFD&CP&LPFF电路，大家帮忙看看，我贴图

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