一个PLL的PFD&CP&LPFF电路，大家帮忙看看，我贴图

tulipbear97 · 发表于 2009-10-24 13:48:35

因为你说有运放 Y/N?
所以我设这个运放是Filter的主体用的Y/N?
在运放的 input/output 置Z1 Z2 Z3产生FIlter function Y/N?

还是你是用电流的倍率ex: I B*I 做合流产生zero?

一般而言，找问题可以先用手算->matlab->verilog-A->Hspice
一步一步来吧否则你无法知道每个node该看到什麽怎可能找到问题呢

不过我还是听不太懂您的问题点儿

deepblue1178 · 发表于 2009-10-27 11:33:05

11# tulipbear97

谢谢你的提点，我的问题是为什么有两个CP环路？通过仿真我发现，上面的CP环路会先工作，当PFD的输入端频率基本相同时，上面的ＣＰ输出电压就一定了。而第二个CP有可能是和相位相关的。

tulipbear97 · 发表于 2009-10-27 11:56:02

很明显的，依您的仿真，当频率相同一个CP就不再动，也就是它是FLL loop 即是较PLL少了一个原点的pole
若以type-II Transfer function来看，就是少一个s 於pole(FLL path)
两相加会有 k1+k2/S=(k1*S+k2)/S
zero comes out !! It's beautiful, do u love it?