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查看: 3726|回复: 8

有没有人使用Atmel的FPGA啊,能不能介绍点经验

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发表于 2006-7-5 19:52:13 | 显示全部楼层 |阅读模式

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我们现在就在使用Atmel的AT40K系列的FPGA,可是经常发生把几个单独好事的模块放到一起就会有一个模块
出问题,在仿真看还是正常的,可是使用Atmel的工具进行静态时序分析却得到很糟糕的结果,我写了一个
快速进位的16位加法器,结果告诉我最坏的路径要120ns,相同的代码用Spartan芯片进行时序分析,只有10ns。


而且这个加法器下到FPGA里还好用,是不是Atmel提供的工具不大可靠呢,有没有那位高手以前用过的,帮忙
指点一二。谢谢
发表于 2006-7-6 10:05:02 | 显示全部楼层
有可能使atmel的软件队你的code优化的不够好,检查一下关键路径
 楼主| 发表于 2006-7-7 07:11:05 | 显示全部楼层
谢谢,不过为什么有的时候静态时序分析明显有问题,可是还好用呢,我们用的是30M的时钟,现在都不敢肯定Atmel提供的工具是不是可靠了。
发表于 2006-7-7 09:01:58 | 显示全部楼层
又是报时序有问题,但电路不一定不正常工作,而是可能有问题。要看你的电路实际工作在什么频率,也许当你的电路工作在某种特定条件时,有问题的电路就会影响功能了(可能表现为工作不稳定)!
 楼主| 发表于 2006-7-7 11:02:42 | 显示全部楼层
谢谢楼上的,那么是不是时序分析没有问题在实际工作中就一定没有问题呢,如果不是,那设计者应该从什么地方找毛病呢,我是初学,呵呵。
发表于 2006-7-7 12:18:32 | 显示全部楼层
时序分析没问题,只是说在你设定的条件下timing是满足的。如果你设的约束和实际偏差比较大,那么时序分析的结果参考价值就不高了!
所以一定要知道实际工作的系统中的正常情况下的最坏情况,这样会相对保险一些!
发表于 2006-7-9 22:02:07 | 显示全部楼层
容量上没有什么问题吧.timing有时候跟资源利用率关系也比较大,检查一下你的各项资源利用率.
发表于 2006-7-10 01:22:48 | 显示全部楼层
是不是约束没加好
发表于 2006-7-12 09:34:58 | 显示全部楼层
有没有便宜一点 的开发套件卖的?
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