DC后的仿真问题

ic小新 · 发表于 2009-10-15 19:53:53

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今天遇到一件很郁闷的事情，具体情况如下：
用dc综合了一个数字模块，之后做formal check没问题，sta也没问题，跑了下综合后的仿真（+notimingcheck）发现顶层的波形不对，实在搞不懂什么原因

仔细看了下，综合的时候也没有什么warning和error，综合的报告也都还正常，就是有几个hold violation，但我仿真的时候也没有checktiming呀，真是见了鬼了。

不知大家有没有遇到过类似的问题，谢谢

cruiking · 发表于 2009-10-16 11:03:53

谨慎怀疑是tb的问题

hitten · 发表于 2009-10-16 11:59:30

TB中是否有异步信号加的不合适，或者跨时钟域的时序不对？

ic_designer · 发表于 2009-10-18 11:22:31

检查SDF 文件是否正确读进去了，有没有错误，检查TB的时钟频率是否是实际的始终频率，检查cell的delay是否是ps为单位的

ic小新 · 发表于 2009-10-19 23:43:30

本帖最后由 ic小新于 2009-10-22 14:12 编辑

综合脚本的问题，有两个时钟，我把一个设为generated_clock就不正确了，晕
看来我的DC水平还待提高啊，呵呵，谢谢大家

hitten · 发表于 2009-10-20 19:54:59

鼓励楼主这样，问题解决以后，马上告诉大家正解。
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xchuang19 · 发表于 2009-10-25 19:16:36

有多信号，包括端口在在综合后的名称会变，比如有些计数器的一些位会变为高阻态，但是可以通过查看netlist找到，只是有些名称变了而已。

myone · 发表于 2009-11-2 10:22:09

我好像也遇到你的问题了，有两个clock，一个是256分频另一个clock的，也出现了你的hold问题
请问你们DC出来在哪里仿真的，我新手，谢谢！

wxyzn · 发表于 2010-2-7 21:27:51

可能出在库上，你在你的库文件的DFF上加个小延迟，然后再仿真

aguilzu00 · 发表于 2010-2-9 23:20:07

很可能可能tb有问题

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