两个always快中对同一个寄存器赋值

yn800323 · 发表于 2004-8-17 10:41:30

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问个代码风格的问题，在两个always快中对同一个寄存器赋值这样好不好，，

atuhappy · 发表于 2004-8-17 10:59:36

语法错误

huashi911 · 发表于 2004-8-17 11:07:58

不可能成功。。。：P

peterz · 发表于 2004-8-17 12:24:01

牛！

hitlzh · 发表于 2004-8-17 18:32:59

呵呵,DC中可能可以综合出结果,但是不是好习惯.

aluzi · 发表于 2004-8-17 19:57:12

呵呵,DC中可能可以综合出结果,但是不是好习惯 ???
不能吧！想象一下能有这样的电路吗？

wz0806 · 发表于 2004-8-18 10:55:59

DC应该不可以吧,代码都不能读进去!
应该算是语法错误.

gunforce · 发表于 2004-8-18 11:30:13

仿真可以,综合不行.在写testbench时如有必要可以这么写,不过最好别这样,免得写习惯了写硬件也这样写.

bravelu · 发表于 2004-8-18 11:56:18

什么时候写testbench必须这么写？没遇到过，愿闻其详。

iamchine · 发表于 2004-8-18 16:03:16

单从Verilog语法说，这是可以的，并没有语法错误。
但是，这样子编程是不可综合的。
在testbench中，以下代码是可以仿真的：
reg t;
always @(posedge clk)
t <= 1'b0;
always @(negedge clk)
t <= 1'b1;

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