关于spare cell

qingwatiaowu · 发表于 2009-9-30 14:34:37

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Foundry提供一种服务，允许客户在量产工艺加工进行到某个阶段的时候，让部分wafer暂时停止，而部分wafer继续加工。

这样的话，客户可以在加工到poly层时（后面的金属层还没有做），停止大部分wafer的进程，而让少量wafer继续加工到完成，然后对这些已完成的wafer上的die进行测试，如果发现有功能或时序上的问题，就可能通过预先布在die上的 Spare cell来解决。

只是改动几层金属层光罩就可以完成std cell重新连接，而不用改动std cell的布局（要改poly层之前的所有光罩）。那些暂停加工的wafer这时就可以用新的金属层光罩往后加工，于是在silicon和光罩两方面都降低了成本。

有时为了验证重连金属是否真的能解决问题，会在前面提到的先一步加工完的有问题die上进行FIB（Focus Iron Beam）操作，能够在不影响其它金属布线的前提下，打断有问题的金属连接，建立金属连接到合适的spare cell上，然后在测试die，如果再没有其它问题的话，就说明之前的金属重连接方案是可行的，这时再重新做金属层光罩就会更有把握些。

然而要能进行FIB就必须在tapeout前对spare cell的金属连线方式做特殊处理。一般我们都把spare cell的输入输出端逻辑上接VDD或VSS，这样在后端工具自动布线时就会将spare cell的输入输出pin接到临近的VDD或VSS rail上，而rail是metal 1，对于FIB而言，这个连接太深了。为方便更改连接，还是应该让从spare cell输入输出pin引出的金属线连接到顶层金属层上。

290702500 · 发表于 2009-9-30 17:02:52

Good！！
where this come form？

198309222 · 发表于 2009-10-12 10:04:55

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qingwatiaowu · 发表于 2009-10-20 09:29:28

baidu的.
觉得一语道破,copy一下分享

现在不明白的是spare cell在DC时候添加与在PR时添加有什么异同与优劣之分

yale9301 · 发表于 2009-11-1 21:02:39

lz说的非常好，但是FIB来验证时序或者功能是非常困难的，一般很难实现。因为FIB的连线寄生效应非常大，其线宽及厚度都难于与实际的连线比较。
有些foundry能提供专门的ECO lib cell，这些cell的input output都已经引到顶层，当时大部分大陆foundry都没有这些cell，需要设计者自己来定制了

waynb · 发表于 2009-11-2 09:43:11

困扰很久了，谢谢分享

sweeting · 发表于 2009-11-10 09:16:14

请教各位,输入输出都连到VDD或VSS上吗?
1.为什么我让encounter做时,只连接了输入,而不连输出呢?
2.把端口跳到顶层,怎么实现呢?工具自动连接大部分就M1,M2了

damonzhao · 发表于 2009-12-1 10:40:02

spare的存在怎么进行calibre的LVS验证呢？

superviky · 发表于 2009-12-1 20:22:42

this maybe from worker of some company

xianliumang · 发表于 2010-7-21 13:23:58

困扰很久了，谢谢分享

198309222 198309222 当前离线积分 4 头像被屏蔽	发表于 2009-10-12 10:04:55 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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