关于spare cell

tigernk · 发表于 2010-9-11 12:33:10

谢谢啦，学习了

laywen1005 · 发表于 2013-2-4 13:35:02

谢谢分享。。

yuyouyong · 发表于 2013-2-4 14:47:16

谢谢分享宝贵的经验！

songzm2008 · 发表于 2013-2-6 10:50:13

回复 1# qingwatiaowu

好帖子，感谢LZ

half_honey · 发表于 2013-2-19 11:03:05

原来还可以这样。。学习了

wendy.xiang · 发表于 2013-7-26 16:50:56

回复 8# damonzhao

怎么没有人回答啊？求解答

arthur_wang_orz · 发表于 2013-7-26 18:07:00

回复 4# qingwatiaowu

位置不一样，最好再布线后撒，在需要的逻辑附件放,才可能用得上，不然Timing基本没戏

liu675 · 发表于 2013-7-27 10:54:01

回复 7# sweeting

这个问题也没人回答

damonzhao · 发表于 2013-7-27 17:42:11

回复 16# wendy.xiang

绕先后输出verilog网表包含一些你想要的physical cell就可以比较全面的进行LVS验证了

benbenyanv · 发表于 2013-8-21 09:24:41

学习了

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