用SYNPLIFY综合一个ROM程序时出现问题

wjx197733 · 发表于 2004-8-9 14:48:31

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[这个贴子最后由wjx197733在 2004/08/09 05:18pm 第 1 次编辑]

又要麻烦版主了：我用VERILOG编写了一个ROM程序，但用SYNPLIFY进行综合时却出现了问题：
@E:"G:\8051\ROM.v":320:18:320:27|loop iteration limit exceeded 1999, - add '// synthesis loop_limit 2000' before the loop construct
现在我用SYNPLIFY7.6进行综合时，问题更严中：综合速度比乌龟爬的还要慢，连结果都出不来。所以我恳求版主帮我解决一下这个问题。
这个程序我已经上传，为.zip文件。
这里先谢过版主了！！！

bravelu · 发表于 2004-8-9 22:13:16

很正常，不要试图去自己综合自己写的ram或rom，最好是调用器件自带的ram块。

wjx197733 · 发表于 2004-8-10 08:50:47

什么叫“调用器件自带的ram块”？

bravelu · 发表于 2004-8-10 09:35:23

你看看你自己选用的fpga的datasheet就明白了。

wjx197733 · 发表于 2004-8-10 10:48:20

版主，您用的什么FPGA？恳请您结合您用的FPGA给详细说明一下。谢谢！！急！！

Arthurzss · 发表于 2004-8-10 11:22:16

像xilinx可以按照要求生成ram的

wjx197733 · 发表于 2004-8-10 11:32:20

楼上的哥们请您详细说明一下，谢谢！！

liuiang · 发表于 2004-8-10 11:41:51

fpga芯片提供商在自己的fpga里面提供了很多额外的东西（相对于查找表等不限资源）
比如pll或dll，再比如ram和硬件乘法器（是硬core），，甚至里面集成有flash和mcu，，
这些资源是可以供用户调用的，，相应的eda软件里面有相应的库，，
如果你要用ram的话，，你可以直接实例ram库，，就可以了，，不要自己用门资源搭。