10-bit 80Msps pipeline ADC问题请教（更新）

hubertyue

thd用hspice 就可以仿真了吧！没必要上matlab巴

ronialeonheart

急等大牛

ronialeonheart

自己顶

ulsi123

Post your waveforms before & after the switches, I may give you some suggestions. Usually the switches have little impact on the settling time, especially for 80MSps designs.

bicyclejoy

学习下

ronialeonheart

仿真结果我这贴不了。不是开关的前后电压有区别，是同一个点，只加电容和 加开关电容 有区别。我有对比在SH后加 电容 vs 电阻串电容，后者稳定时间是会增加。这也合乎常理，只是影响太大了，差不多有1ns。

_Ryu

1# ronialeonheart

4.我用理想的开关源仿MDAC，得到的差分输出电压符合要求，可是换了自己搭的开关电路后，差分输出稳定后都到不了1/2LSB以内（差2、300uV），可能是什么原因呢？我有看过不是驱动能力的问题

新问题：
6.把SH和第一级进行级联时，SH输出稳定时间明显增加。由于单仿SH时只是加了容性负载，是不是由开关产生的阻性负载造成SH输出稳定变慢？我有尝试将开关变大，但由于其还贡献电容，因此有最优值，但取最优值时SH输出稳定时间还是过长，难道我只能靠增加SH的运放带宽来达到要求？

关于这两点，我的建议是，首先找到那部分的Switch最影响settling在debug的时候，用替换法会很有帮助。就是讲，为了找到settling变慢的原因，可以将一部分switch替换成ideal switch，然后simu，看看是否有改善，没有的话再换掉另外一些，一般来讲3~5个回合就能发现关键的地方。
个人看法，在考虑了loading的情况下，用理想switch仿真有一定margin的话，问题很有能是switch ron引入的pole，建议使用实际的，而不是理想的switch重做AC simu，看看能不能发现什么。switch的Ron与settling time 的关系不是线性的，可能有个优化的点.。找到影响最大的switch后，可以sweep他的size来看看有没有比较好的地方。如果你已经做过了，sorry算我多说).

这方面，最近几年JSSC上的文章也不少的，有时间的可以找找看。

希望能有一点帮助。

ulsi123

Check your clockgen timing first, and switch charge injection, clock feedthru  as well.

ronialeonheart

1# ronialeonheart  

关于这两点，我的建议是，首先找到那部分的Switch最影响settling在debug的时候，用替换法会很有帮助。就是讲，为了找到settling变慢的原因，可以将一部分switch替换成ideal switch，然后sim ...
_Ryu 发表于 2009-10-12 22:51

                               
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谢谢回复 我的确有试过 但在优化点都达不到要求

ronialeonheart

Check your clockgen timing first, and switch charge injection, clock feedthru  as well.
ulsi123 发表于 2009-10-12 23:03

                               
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我是用理想的时钟源来仿的 也有采用CMOS开关来cancel电荷注入 feedthrough就么办法了 有什么建议吗