10-bit 80Msps pipeline ADC问题请教（更新）

ronialeonheart

最近在做一个10bits 80M的pipeline AD，因为是第一次做，有很多问题想请教大家。

1. 我的运放采用的是fold cascode的gain boosting结构，有看到说辅助运放的带宽要是主运放带宽的10倍以上，都是指的闭环环路的开环带宽吧？那十倍以上会不会超过主运放的第二极点呢？我觉得很有可能啊

2.采样电容的选取是考虑热噪声和mismatch？我计算了下，热噪声算出的电容很小，是不是根据工艺文件考虑mismatch就可以了，看到有人写要1、2个pF，我看了工艺文件没那么大啊

3.一般运放的带宽比理论值大多少比较合适呢？100M？

4.我用理想的开关源仿MDAC，得到的差分输出电压符合要求，可是换了自己搭的开关电路后，差分输出稳定后都到不了1/2LSB以内（差2、300uV），可能是什么原因呢？我有看过不是驱动能力的问题

5.THD要怎样仿真，用matlab吗？

新问题：
6.把SH和第一级进行级联时，SH输出稳定时间明显增加。由于单仿SH时只是加了容性负载，是不是由开关产生的阻性负载造成SH输出稳定变慢？我有尝试将开关变大，但由于其还贡献电容，因此有最优值，但取最优值时SH输出稳定时间还是过长，难道我只能靠增加SH的运放带宽来达到要求？

本人比较菜，希望大牛们不吝赐教，先谢了

anita_22_66

這些問題我也不太懂耶, 不知道有沒有大大可以詳細解釋一下, 3Q~

zhanweisu27

做ADC之前最好理论推倒一下， SHA, opamp, comp性能

hurongguang

回答其中一些问题

10位流水线ADC中，电容的mismatch占主要因素，主要考虑电容失配 一般理论计算的满足采样保持失配的MIM电容值大小为0.7~0.8pF（对10位精度，且输入摆幅为+1.0/-1.0V而言），但是设计中国留一定的余度，一般采用1pf。


对于带宽而言，在计算的时候你要留有10%左右的余度，比如说要求在4ns内稳定到精度范围内，那么你估算带宽的时候，就用3.6ns左右估算，调运放的时候带宽调到这个大小就行。其实调增益运放的时候，原来运放的带宽比如为1.0G，加上增益提高运放后，一般带宽会增加100~200M左右。

ronialeonheart

现在问题4已经解决了，我根据现有的工艺文件由mismatch得到的采样电容大约为0.5pF，没有那么大，个人觉得放大到0.6pF顶多了，不知道放大的意义在何处，既然是工艺厂商提供的，难道还怕他们做不到吗？不解

iamxo

gain boosting 运放的带宽 大于运放闭环带宽即可，不需要你说的大10倍。
电容值可以参考论文上面他们一般取多大即可。

fuyibin

原帖由 ronialeonheart 于 2009-9-14 22:11 发表

                               
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现在问题4已经解决了，我根据现有的工艺文件由mismatch得到的采样电容大约为0.5pF，没有那么大，个人觉得放大到0.6pF顶多了，不知道放大的意义在何处，既然是工艺厂商提供的，难道还怕他们做不到吗？不解

晕，不知道你怎么得到这个结论的，关于mismatch对于整个ADC的影响是否清楚
S/H的电容mismatch就不需要care，MDAC的cap的match才是需要关心的
foundry提供的mismatch report怎么去用是否清楚，考虑了几个sigma
还是有很多问题需要仔细考虑，从architecture上去考虑的
比如说：
做一个12bit/30MHz 的ADC， 2.5V power supply  5mA是不是够了
做一个10bit/200MHz的ADC，1.2V power supply  40mA是不是够了

ronialeonheart

原帖由 fuyibin 于 2009-9-16 09:13 发表

                               
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晕，不知道你怎么得到这个结论的，关于mismatch对于整个ADC的影响是否清楚 S/H的电容mismatch就不需要care，MDAC的cap的match才是需要关心的 foundry提供的mismatch report怎么去用是否清楚，考虑了几个sigma ...

“S/H的电容mismatch就不需要care，MDAC的cap的match才是需要关心的”  这个我知道
但后面提到“还是有很多问题需要仔细考虑，从architecture上去考虑的; c) J& u) k# M7 S* ~8 f0 T
比如说：
做一个12bit/30MHz 的ADC， 2.5V power supply  5mA是不是够了
做一个10bit/200MHz的ADC，1.2V power supply  40mA是不是够了”
就不太明白你想表达什么意思了

fuyibin

原帖由 ronialeonheart 于 2009-9-17 13:48 发表

                               
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“S/H的电容mismatch就不需要care，MDAC的cap的match才是需要关心的” 这个我知道但后面提到“还是有很多问题需要仔细考虑，从architecture上去考虑的; c) J& u) k# M7 S* ~8 f0 T 比如说：做一个12bit/3 ...

cap 的mismatch —> 决定cap size
cap size —> 决定power consumption

cap size —>决定 thermal noise
thernmal noise —> 决定snr

trade off between
speed,
cap size,
noise,
power consumption,
die size
performance

ronialeonheart

原帖由 fuyibin 于 2009-9-17 14:21 发表

                               
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cap 的mismatch —> 决定cap size cap size —> 决定power consumption cap size —>决定 thermal noise thernmal noise —> 决定snr trade off between speed, cap size, noise, power consump ...

你说的我都明白 还有电容的sigma为0.04％ 比如某工艺中16个10um×10um的电容（大约是1.6pF）就可以满足 那么意味着采样电容选择1.6pF/4＝0.4pF就能满足要求了 不是吗 你所谓的电容取几个sigma又是什么意思呢

[ 本帖最后由 ronialeonheart 于 2009-9-17 15:25 编辑 ]