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vhdl数组初始化

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发表于 2009-9-2 09:30:55 | 显示全部楼层 |阅读模式

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x
type abc is array (0 to 100) of std_logic_vector(7 downto 0);

signal loveyou: abc;

请问大侠,信号loveyou初始化该怎么写?
发表于 2009-9-2 10:24:51 | 显示全部楼层
:=[.........................],是这样吗
发表于 2009-9-3 01:04:07 | 显示全部楼层
if reset ='1' then
   loveyou<=(others=>(others=>'0'));   -- initial value : 0
elsif clk'event and clk='1' then
   xxxxxxxx
end if;


or


if reset ='1' then
loop_init:
for i in 1 to 100 loop
   loveyou(i)<="00000000";   -- initial value : 0
end loop;
elsif clk'event and clk='1' then
   xxxxxxxx
end if;
 楼主| 发表于 2009-9-7 10:04:11 | 显示全部楼层
不知道有没有简法写法,我写起来一 长串
发表于 2012-7-8 10:12:43 | 显示全部楼层
不知道怎么在定义这个数组的同时赋一个初值,而不是另外的初始化赋值
发表于 2012-7-8 15:49:19 | 显示全部楼层
本帖最后由 yucaoxilin 于 2012-7-8 15:52 编辑

回复 5# ymbukn


    信号和变量好像都不能定义时就赋初值的,不被综合!还是要另外加初始化赋值!嘿嘿~
    The initial value is ignored for synthesis, so be careful!
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