DC有关功耗的报告是否真实

prguo

5v电压 0.5工艺
逻辑门数:18000门左右
面积(不包括线):3.3MM2
最高频率20MHz
DC有关功耗的报告:
Cell Internal Power=77.7206 mW(13%)
Net Switching Power=504.869 mW(87%)
Total Dynamic Power=582.5896 mW(100%)
Cell Leakage Power=2.0129 uW
    Total      Static    Toggle    Switching
net load       Prob.     Rate      Power
---------------------------------------------------------------
clk 1000.000   0.500     0.0400    500.0000
问题:
1. 因我们对DC还不是很熟悉,感觉这个芯片的功耗特别大.而且其动态功耗都集中在时钟信号CLK(20MHz)上.
   如果我将时钟频率降低一倍的话,动态功耗也随之降了一半.故,我不知道上面的结果是否是可用的?是否
   反映了真实的情况?这个结果可否接受?
2. 我的HDL代码中使用了带始能端的触发器,始能端的用意在于门控时钟,以防止功耗太大.
   但工艺库的IP中,没有这种触发器,而且综合的电路显示,没有将我的时钟进行门控.不知道用什么方法去解决?
   
3. 象我们这种规模的芯片,上面有关功耗的参数一般会是多少?比例如何?
谢谢!

iamchine

1）对于动态功耗 P = K * C * V^2 * f，它是和频率成正比的，DC的计算公式应该也是如此，但难点在于你加的测试激励和正确的负载模型。
2）你的门控时钟解决之道是针对FPGA的，在ASIC中，应该将门控时钟模块单独综合，然后在P&R时再生成时钟树。

prguo

我用set_clock_gating_style 命令设置了latch_based的gate clock.Cell Internal Power跟原来差不多,而Net Switching Power则降到了70mW左右.我高兴了好一阵子.然而,再一仿真,完了,时序满足不了,出来了好多不定态.将仿真频率降低到10M(原来是20M),结果还是不行.再追踪下出,发现是dff的D跟clk有冲突,两者几乎是在触发沿同时变化.不得已,又改了约束,再次综合,但时序还是没什么改变.
各位还有什么好的方法么?
谢谢先!

iamchine

关注ing，兄弟有没有在综合时加上set_clock_gating_check使能clock glitch检查？

iamchine

问下楼主兄弟，现在的情况如何了？
我也请教下兄弟的综合script，是否create_clock 2次？1个原始clk，1个gate_clk？
约束是否加两个clk间的max_delay？

prguo

坛主:
    小弟无才呀!弄了一个星期了,还是没有搞出来.加了门控时钟后,时序仿真怎么也过不了.被门控时钟触发的那些寄存器的hold time总是不够.由于当初没有怎么考虑功耗方面的问题,故用软件设置门控时,门控不了模块,只能门控到每个寄存器,这样时序分析太困难了.对DC应用还不是很熟悉,坛主有这方面约束文件的例子给我参考么?小弟谢谢了!

wz0806

兄弟，你用那家的综合库呀？

newday1112

set_clock_gating_style这个语句加在脚本里就可以了吗？为什么我加了之后说我的库不符合了，之前用的是sc_max的库。
谢谢！

Danyding

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conghung2012

高手啊。