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这是一个深度和位宽都可配置的Register File (寄存器文件) 生成器，生成的是可综合的verilog代码，可直接用于设计或者验证。生成的寄存器文件可读可写可清零，清零信号分为两种：全部清零，清零当前地址。是否加入这些清零信号也是可以配置的。有趣的是，该工具完全用verilog语言来搭建，也就是说，用户设置好配置文件后，用VCS或者NCVerilog等仿真工具来运行相关文件，就可以直接生成寄存器文件了。
附件内容如下：
gen_file目录 － 生成的寄存器verilog文件所在目录，命名为reg_file_user.v
tb目录 － 放置了用于仿真的文件，reg_file.vp是加密的主要功能文件，user_inf.v是给予用户设置配置的文件
work目录 － 放置了用于VCS仿真的命令文件rtlwave
用法：
1：在tb目录打开user.inf.v文件，对1，2，3项进行配置，打开想要的define语句就行了。第1项是关于是否加入清零信号。第2项是预设的寄存器文件大小配置。第3项是如果用户在第2项找不到想要的配置，可以在这一项自行定义，前提是第2项的所有define必须屏蔽，第3项的全部打开。文件最后include了reg_file.vp这个功能模块。
2：直接在work目录下用VCS跑rtlwave就可以了。如果用其它仿真工具，可以自行写简单的启动命令来仿真user_inf.v这个文件就可以了。
使用该工具，在许多情况下，特别是不想使用ram compiler等工具的时候，可以快捷方便地生成可综合的寄存器文件。 |
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reg_file.rar
36.04 KB, 下载次数: 531
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发表于 2009-8-22 10:06:02
楼主