初学者写的分频程序，可是结果却是这样的。

godstopokey

我是一个初学者，在学习并自己写分频程序的时候，仿真却出现这种结果，我不清楚是怎么回事，请大家指点：

这是我的程序：

module fenpin(outClk,inClk);
input inClk;
output outClk;
reg outClk;
always @(posedge inClk)
begin
  outClk<=~outClk;
end
endmodule

下面是仿真截图:


inClk是输入时钟，outClk的分频到是没错，但是为什么和inClk的时间对不上呢？比inClk的第一个上升沿延迟了6.721ns，但是第outClk的第一个上升沿到第2个上升沿的时间却是正好的20ns，我不太清楚我是不是哪没有设置好还是？我选用的CPLD是240T100C5。在做其他任何程序仿真都出现这个问题，而且我下载到CPLD中，分出来的频率也不稳定。请教各位前辈！

napianlvse

时钟没处理好

zhaoqing_cc

最好有个复位信号吧

godstopokey

好像也不行。

诺溪

产生这个想象的原因主要是由于器件本身存在延时造成的，所以是对的，你本身编程没有问题。

godstopokey

可是这样看着很不舒服。我记得我在写逐次分频的时候，也不知道动了哪，出现的波形非常整齐，8个输出一个时钟，每一个输出的上升沿都是上一个输出的下降沿，而且第一个输出也是和时钟想对应的。我能不能弄成那样的呢？

stormlee

看不到，被广告挡了

yuanpin318

In quaters, it use device delay,check the menu, whether can do with zero delay.

hui3462

你做的应该是对的吧

wz0806

设计上没有什么大的问题，最好加上复位信号！