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楼主: anynothing

求教:VCS后仿真的基本步骤有哪些?

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发表于 2012-3-16 09:32:23 | 显示全部楼层
有沒有比較detail 的doc, 可供參考????
发表于 2012-3-16 22:49:35 | 显示全部楼层
后防需好好研究一下
发表于 2012-5-25 11:37:52 | 显示全部楼层
回复 14# smezsc


    sdf文件的正确性怎么保证啊,可以检查的么?
发表于 2012-5-26 02:22:59 | 显示全部楼层
时序验证分为静态时需验证(STA)和动态时序验证。STA的原理是通过对timing path的分析得出时序是否满足的结论,所谓的静态,其实就是指不需要对输入端口加入激励而直接能够check timing。动态仿真是需要对design施加激励的。我们常说的前仿和后仿,都是这种类型,前仿的时候,是不考虑时序关系的,只验证function,而且使用的一般都是RTL(部分情况会用到netlist)。后仿必须使用已经进行PR以后的netlist,通过反标sdf,使得仿真器把每个cell的delay算进去,然后在进行function仿真,看看是否有timing不满足的情况。就像二楼说的,后仿不是signoff的标准,signoff的工具是PT和Formality。但是,其中会有一些问题,比如,异步时序是无法用STA来check的,加入这部分的时序设计有问题,其实STA和Formality都是能过的,但是,在后仿中是有可能出现的。所以,一般来说,公司都会跑后仿,后仿最大的缺点就是很慢而且debug很痛苦,深受其害啊...
发表于 2012-6-11 10:19:34 | 显示全部楼层
同意一楼的,一些公司确实只做sta和formal,不做后仿的,有条件的直接上fpga,不过也有不少公司也做gate simulation,由于比较慢,基本上一周左右跑一个case,跑过就可以了,无须大规模,时间成本太高
发表于 2014-3-3 22:20:04 | 显示全部楼层
好好学习一下!
发表于 2014-3-31 21:00:14 | 显示全部楼层
不错的东西
发表于 2021-2-3 15:57:01 | 显示全部楼层
学习中,谢谢!!!
发表于 2021-3-18 16:41:06 | 显示全部楼层
please share vcs 2020 thank you
发表于 2021-3-18 16:45:19 | 显示全部楼层
please share vcs 2020 thank you
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