请教综合后分频模块的时钟问题

hq4008 · 发表于 2009-7-1 08:32:22

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我现在在学习用DC进行综合
1、设计中存在有一个分频模块，分频模块出来三个时钟，分别是clk0、clk1、clk2，其中clk0经过一个反相器产生clk0_n；
2、综合后，不加sdf文件进行VCS仿真时，所有时钟都正常，按正常的分频值输出；
3、现在存在的问题是加了sdf文件后，经过vcs仿真clk0、clk1、clk2正常输出，但clk0_n出现问题，比clk0慢非常多。
不知道现在问题出在呢，请大家帮忙，先谢谢了

hq4008 · 发表于 2009-7-1 14:22:45

peak_wang · 发表于 2009-7-1 16:39:33

直接用内部的dcm模块产生时钟比较的好

liuzi356 · 发表于 2009-7-1 18:42:22

问题可能出在fanout,时钟分频模块要求综合的时候不能对门电路进行优化的。。。这时就要注意扇出，扇出太大的话可能造成延时时间过长

请教综合后分频模块的时钟问题

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