DC综合时出现这种违列该怎么解决?

老扁 · 发表于 2004-5-24 13:45:51

俺也昏了，不知道CIC这篇文章是谁写的？
另外回答上面prguo的问题，面积是要包括连线面积的。所以计算等效门时得拿report出来的cell area来除以单元面积。

prguo · 发表于 2004-5-24 14:55:55

完了，同是CIC的文章（从它的网站下载下来的），对report_area的值的解释都不一样。上面那篇是杨智乔写的，这一篇是王旭昇写的，一个认为报告的是gate,另一个则认为是平方um。从我的设计看，如果我的设计结果是19381.99平方um，且包括线的面积（根据老扁的说法），好象不太可能。怎么说我的设计也应该在平方mm级，怎么它就不足0.02平方mm呢。想想我的设计里面有一个24*20共44位的乘法器呀。

iamchine · 发表于 2004-5-24 18:22:36

很简单，上面的report是因为他综合时用的wire_load_model不正确，所以报告中的连线面积几乎为0。当然，综合时的线负载模型得到的面积本来就是个估算值，最终还是得看P&R之后的。当然，针对特定的工艺库有些经验公式，比如有的库说cell面积和连线面积约2:1。记住，关于area一定要看具体的工艺库参数。笼统的说门，说um^2，没什么实际意义。

prguo · 发表于 2004-6-2 11:56:18

没有哪位能确切地解释么

zhaoshida · 发表于 2008-6-5 17:18:51

不要看wire load的面积，只看cell的面积
用cell的面积除以大约0.75就是par后的面积

sammerhu · 发表于 2008-6-29 22:02:50

原帖由 prguo 于 2004-5-24 12:06 发表

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不好意思，我从CIC上看到一篇文章，它说report_area的值应该表示的是gate,请看图。我有点昏了，真不知怎么去解释这个数值。

看库文件里面Cell Area的单位是用什么定义的了，一般的库都是用平方微米，但我见过SMIC 180nm的工艺库里面Cell Area是用grid作单位的，觉得用grid做单位比较好换算成门数

艾清别诺 · 发表于 2011-4-1 11:16:32

学习了~~

rafox · 发表于 2011-4-3 17:21:25

学习了

lvyu010413 · 发表于 2011-4-3 20:27:23

学习下

warshining · 发表于 2011-8-25 23:05:19

俺也昏了，不知道CIC这篇文章是谁写的？
另外回答上面prguo的问题，面积是要包括连线面积的。所以计算等效门 ...
老扁发表于 2004-5-24 13:45

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