DC综合时出现这种违列该怎么解决?

prguo · 发表于 2004-5-20 11:34:17

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在顶层文件中,我的时钟(sclk)复位(rst)信号设置为:set_dont_touch_network.但dc综合显
示有违列,该怎么去解决?
Information: Updating design information... (UID-85)
Warning: set_dont_touch_network is used for clock 'ANALOG/fs_clk', for which no sources are specified. (UID-997)
Warning: Design 'maxxtop' contains 2 high-fanout nets. A fanout number of 1000 will be used for delay calculations involving these nets. (TIM-134)

****************************************
Report : constraint
      -all_violators
Design : maxxtop
Version: 2002.05
Date : Thu May 20 10:44:50 2004
****************************************

max_transition
                           Required       Actual
Net                   Transition    Transition       Slack
-----------------------------------------------------------------
rst (dont_touch)          2.90       6027.06    -6024.16  (VIOLATED)
MAXX/FSC/N37 (dont_touch)
                              2.90       486.76       -483.86  (VIOLATED)

max_fanout
                           Required       Actual
Net                      Fanout       Fanout       Slack
-----------------------------------------------------------------
rst (dont_touch)          7.40       1117.77    -1110.37  (VIOLATED)

max_capacitance
                           Required       Actual
Net                   Capacitance Capacitance    Slack
-----------------------------------------------------------------
rst (dont_touch)          0.15       1002.06    -1001.91  (VIOLATED)

max_area
                           Required       Actual
Design                   Area          Area          Slack
-----------------------------------------------------------------
maxxtop                   0.00    19381.99    -19381.99 (VIOLATED)

iamchine · 发表于 2004-5-21 07:50:21

用set_idea_net试试

prguo · 发表于 2004-5-21 09:38:25

我用help set_idea_net怎么找不到这个命令呢? 另外,我想问一下:dc报告的max_area,应该是以门数计算的吧,如上面我的综合的max_area应该是19381.99门,是不是这样? 如果我想知道确切的面积(长*宽)该用什么命令,谢了先.

老扁 · 发表于 2004-5-21 18:05:40

你理解反了，确实是面积数，而不是门数。

bluegge · 发表于 2004-5-22 22:06:17

既不是面积,也不是门.
只是综合的单位个数........
面积和门需要换算

老扁 · 发表于 2004-5-22 23:19:06

确实是等效的面积。
要计算等效门，只要查一下lib中最小的二输入与非门的面积是多少，然后拿综合的面积除之即可。

hpsun · 发表于 2004-5-23 11:54:50

是面积单位，看看库手册就知道这一点了，不是什么单位面积数，一般是平方微米

iamchine · 发表于 2004-5-23 15:26:24

不好意思，是set_ideal_net。
area是面积的含义，老扁给的换算方法没错，不同的工艺库area和门的对应不同。

prguo · 发表于 2004-5-24 09:36:45

看各位说的，应该是面积没错了。但还是有点不明白，它这个面积包含了线的面积么？也就是说，它有没有计算到布线后的面积，并将线的面积也计算在内？我个人的理解应该没有包含线的面积，因为根据设计流程，综合后还有专门的布线。所以，真实的芯片面积只有等布线后才知道。不知道我的理解有没有问题？

prguo · 发表于 2004-5-24 12:06:07

不好意思，我从CIC上看到一篇文章，它说report_area的值应该表示的是gate,请看图。我有点昏了，真不知怎么去解释这个数值。

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