请教： PLL divider

koukei · 发表于 2009-5-18 17:52:28

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请教：
设计一个900MHz PLL， 0.18um工艺，发现用普通的数字触发器也可完成反馈分频。反馈分频用普通的数字触发器设计好，还是用模拟（CML）触发器来完成分频，哪个特性更好？

谢谢

tulipbear97 · 发表于 2009-5-18 18:31:17

Common logic is ok, and lower power, and lower noise.

koukei · 发表于 2009-5-19 09:33:43

谢谢指教

cirand · 发表于 2009-5-19 18:22:20

这个还得看你是什么样的divider吧，如果只是个除2，除4之类的，当然用最简单的DFF就可以了，如果要是可编程的divider，可能要考虑架构了。

rayengine · 发表于 2009-5-20 09:53:13

Common Logic IC is OK !

If you need higher precision, fractional-N divider is highly prefered.

christon · 发表于 2009-5-20 09:56:44

standard CMOS logic + TSPC DFF is OK.

luckyyu · 发表于 2009-5-20 21:26:40

standard CMOS logic is ok, low power

bn0925 · 发表于 2010-4-5 14:42:17

it depnds

Thanks,