[求助]quartus&verilog测试

cockyolly · 发表于 2009-5-13 16:24:28

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

我在quartus下用verilog编写了两个模块main和test（如图），

其中test模块是main模块的测试模块。

现想要添加一测试选择信号test_select，使得当test_select为1时，test模块的输出作为main模块的输入；

当test_select为0时，不使用test模块，手动输入测试信号。

请教各位这个信号在哪加？不胜感激~~

file:///d:/My%20Documents/My%20Pictures/未命名.bmp

yi1116206 · 发表于 2011-5-25 12:43:37

据我目前所知，貌似测试模块在quartus上是不起作用的，测试信号的输入用**.vwf文件进行仿真测试，要用测试文件的话，要借助第三方软件，如modelsim

[求助]quartus&verilog测试

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2