Synopsys已经宣布了SystemC是末路黄花

hpsun

最近反而喜欢上vhdl了。。。埃

bravelu

同悲，我们公司也在用vhdl，只好自己用verilog写点小东东保持熟悉感了。

一声叹息

我觉得这很有可能使这些公司作为商业上的考虑，倒不见得是SystemC的末日。至少Cadence还在继续支持SystemC，虽然它没有综合器。但SystemC可以在系统验证方面起些作用。如果单凭Synopsys不再支持SystemC就断定SystemC的末日到了，可能有些武断。

xzhf

幸好,我正要准备学SystemC呢

老扁

   

下面引用由一声叹息在 2004/04/14 06:53pm 发表的内容：
我觉得这很有可能使这些公司作为商业上的考虑，倒不见得是SystemC的末日。至少Cadence还在继续支持SystemC，虽然它没有综合器。但SystemC可以在系统验证方面起些作用。如果单凭Synopsys不再支持SystemC就断定Sys ...

商业化考虑肯定是第一位的，也正是因为BC的商业化一直不好，所以Synopsys才忍痛割爱；作为进一步的连带考虑，SystemC也就跟着不作为重点了。
No.1的公司如果不支持，那么东西再好前景也很艰难，况且东西并不是很好。

yuanpin318

Synopsys's DC is going down because 90nm can't use it. Most 90nm is using Cadence tool.

seaman

除了cadence还在努力支持systemc作为验证语言。modelsim自从5.8以来，支持systemc的情况也堪忧，TLM，SystemC 2.1，都不支持，好像没有跟进的意思。Synopsys有了Vera，现在又在力推system verilog，自然不希罕systemc。而cadence购入specman之后，对systemc的倚重应该也降低了吧。

cnspy

这里说的只是SystemC在综合方面的研究会放慢，但是在验证方面的优势还是不能忽视的。

edalearner

Systemc is a good language for system level design. A lot of vendors and tools support systemc.
If you will take part in a project where the archeture modeling is needed, you will find that systemc is a very powerful language to do this.

SystemVerilog is also a good hardware design and verification language. SVA is hot spot these days.
Maybe I cannot tell which are better. As a matter of face, they are both good languages.

zibaizhenyun

我现在刚学过SystemC，从统一和融合的角度而言，觉得它还是一种比较有前途的语言。
或许正像VHDL和Verilog并驾一样，SystemC和SystemVerilog也将齐驱吧，毕竟一种语言的优劣需要长时间的比较和验证。