并串转换 verilog程序

whiran

以下是小弟编写的一个并串转换verilog程序（是一个大程序的一小部分）,
两位并入，串行输出，
用状态机实现的，
clk为clk0的二分频时钟，
在clk的上升沿，输入一个两位数，
在每个clk0的上升沿进行串行输出，


自我感觉不大完善，
抛砖引玉，
望有高手给出更好的方法。

附（前仿、后仿、testbench)

chlsui

下了，谢谢分享！

wqy1985

谢谢，希望有点帮助了

lennon0071

纯支持一下。。。。

lubuxin

直接贴代码不就可以了啊

xiuyongqi

好东西，感谢搂住了，辛苦了，谢谢！！！！！！！！！！！！！！！

sw6618620

好东西 谢谢了

cooga

好东西 谢谢

roxhit

这样的代码你都弄个下载，赚钱赚疯了

wushihai

写的不错。顶一个！！！
module p2s(clk,rst,data_in,data_out,data);
input        clk,rst;
input        [3:0]        data_in;
output        data_out;
output [3:0]   data;
reg        data_out;
reg [3:0]   data;

always @ (data_in)
begin
    data<=data_in;
end

always @(posedge clk )
begin
if(!rst)
begin
   data_out<=0;
end
else
begin
   data_out<=data[0];
   data<=data>>1;
end
end

endmodule

看我这个。