求助verilog写激励的问题

haole0424

我有一个SRAM,是晶体管级的电路。现需要测试验证其功能。在Candence Virtuso环境下，我用verilog写一个激励模块，相当于是一个信号发生器。SRAM地址是17位的，具体如下：
`timescale 1ns/1ps
module stimulus(addr);
output[16:0]  addr;
reg [16:0]  addr;
initial
  begin
  addr[16:0] <=17'b0;
end
always #25 addr <=addr+ 17'b1;
endmodule

其它的CE,CE2等控制信号都还没加，然后保存时，它提示有错误 “illegal name width --addr”，请教大家这是什么问题呢?
感觉就是因为加了[16:0]，把它去掉就都没问题了，可是去掉就不是17位的地址了。
先谢谢大家的回答了~~

humann

I simulated your code with vcs and found no problem.

haole0424

我用Modelsim也仿真过，也是没有问题的~~
在Vrituso下，它也是没有errors，只有一个warning，就是这个“illegal name width --addr”，就因为它我无法生成symbol模块，也就没法往后继续做了~

humann

I am not familiar to the tools of cadence. As far as I know, the verilog syntax is ok.
What  is Vrituso? It is a simulator or "design compiler"? It it is used for syntheses, you have another coding conversion than for simulator.

ttxszcm

LZ的代码里应该有过多少时间以后finish的东西吧，不然simulation会死掉啦。
若在initial模块里添加了“#2000 $finish；”以后，simulation没有任何问题啊。按照字面意思，是不是你的信号长度不符合编译器的要求呢，加长或者缩短试试。
本人菜鸟，仅供参考！