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楼主: syd613

用verilog写的3分频设计

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suntou
发表于 2010-10-18 12:38:48 | 显示全部楼层
可以的，不错。
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wanfuyong
发表于 2010-10-21 14:09:39 | 显示全部楼层
顶了！！！！！！
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liusum
发表于 2010-10-31 18:35:00 | 显示全部楼层
kan kan ~
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gaconht
发表于 2010-10-31 22:34:12 | 显示全部楼层
thank for sharing
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liqz
发表于 2010-11-1 16:14:42 | 显示全部楼层
我很穷的……
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liqz
发表于 2010-11-1 16:16:19 | 显示全部楼层
如果猜的不错是不是分别用了时钟上升沿和下降沿？坦率的说，这样的设计其实并不好……
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dulei0201
发表于 2010-11-4 19:40:33 | 显示全部楼层
学习了，谢谢
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lq4080
发表于 2010-11-4 20:47:22 | 显示全部楼层
虽然简单，但还是顶一下吧，怎么说都是原创的吧！
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wbliu
发表于 2011-5-28 11:08:03 | 显示全部楼层
回复 1# syd613


    bucuo
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sw387
发表于 2011-5-28 11:13:09 | 显示全部楼层
顶一个！
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