急！phase noise of pll

mmic1978 · 发表于 2009-3-24 14:15:06

仔细学习中

bjsuperpower · 发表于 2009-6-18 21:54:11

xiexie

crazy_w · 发表于 2009-6-18 22:59:34

学习拉

confiope · 发表于 2009-6-19 15:40:25

ding yige

hlmind · 发表于 2009-6-30 09:54:33

有可能是电源上的噪声引入的，在仿真中也可能看到，如果在理想电压源或理想偏置电流源中引入白噪声，可能会对各模块和总的输出噪声产生很大的影响。

dolphin75 · 发表于 2009-7-9 18:14:45

1、Charge pump电流variation影响。
2、VCO供电LDO影响，LDO输出纹波会降低你的phase noise。

大大山 · 发表于 2009-8-27 17:14:25

good question ,i think ,it is your power question

lelen · 发表于 2009-9-28 07:28:06

仔细学习中

fallangel · 发表于 2009-9-28 09:05:20

显然是环路特性原因，环路的相位裕度低了点，peaking有点大啊，3～4dB属正常范围。你仔细仿仿你的环路特性，
如果和这个一致，调整下环路参数就可以了。

bkat · 发表于 2009-9-28 21:34:33

这里的讨论的东西，非常感兴趣。

xiexie