ISE 5.2 异步FIFO仿真模块中应该注意的问题!

jackzhang · 发表于 2004-2-10 18:55:49

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大家在ISE5.2下，使用异步FIFO时，要使用CORE GENERATOR来产生一个异步FIFO模块，对应的仿真模块为： ASYNC_FIFO_V5_0.v
该模块可能存在读写BUG,以读为例：读取是由RD_CLK和RD_EN来发起的，而在模块内部则是把RD_CLK转变为rd_pulse，然后采用rd_pulse来采集RD_EN来读取数据，rd_pulse 产生代码如下：
/********wr_pulse generator*************/
  always @(posedge RD_CLK)
  begin
rd_pulse <= #1 1'b1;
   wait (rd_pulse) rd_pulse <= 1'b0;
  end // rd_pulse generator
rd_pulse 比RD_CLK延迟了1ns,由此，在rtl仿真时，外部模块RD_EN产生必需比RD_CLK滞后1ns以上,否则无法实现正确功能仿真。

goodhope · 发表于 2004-2-12 16:10:07

一般加延迟加1ps,这样保险.

yn800323 · 发表于 2004-2-12 18:24:39

对应的仿真模块为： ASYNC_FIFO_V5_0.v,,,???
这个仿真模块从哪里产生的？？？

jackzhang · 发表于 2004-2-12 18:47:19

这个模块就在ise的安装目录verilog\src\XilinxCoreLib 下

yn800323 · 发表于 2004-2-12 20:44:25

出现这个问题，，是不是什么库没编译，，
Error: (vsim-3033) F:/sim/ASYNC_FIFO_V4_0.v(1550): Instantiation of 'C_REG_FD_V4_0' failed. The design unit was not found.
# Region: /ASYNC_FIFO_V4_0/control/rd_dly1_gray_reg
可是库我编译完了呀，unsim,simprim,
xilinx河的库怎么编译，我的是5.6b版本的，，谢谢了

gusichen · 发表于 2004-2-12 20:53:23

你用ise生成的core而不是用active hdl吧,这样的话,你用active hdl生成就行

yn800323 · 发表于 2004-2-12 21:25:35

active hdl??
一种软件？？

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