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楼主: xiao_ga

calibre中怎么用v2lvs把verilog网表转换成spice网表

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发表于 2010-11-30 14:36:21 | 显示全部楼层
.v档都是APR之后吗?
发表于 2010-11-30 19:33:23 | 显示全部楼层
是这样子的~
发表于 2010-12-7 17:00:27 | 显示全部楼层
关键就这句:v2lvs -v verilog_design_file -o output_spice_file
不会看calibre 手册,是用的calibre工具来的
发表于 2011-3-15 16:48:53 | 显示全部楼层
xue xi
发表于 2011-3-15 17:04:28 | 显示全部楼层
主要就是用
v2lvs -v  -o -s0 -s1  -s

-l 很少用, 不是必要的,
发表于 2011-3-15 21:04:28 | 显示全部楼层
学习了,谢谢
发表于 2011-6-14 17:25:14 | 显示全部楼层
2L经典~~
发表于 2011-10-10 20:39:27 | 显示全部楼层
请问可以将cdl转换成.v网表吗?
发表于 2012-1-9 11:16:47 | 显示全部楼层
生成的网表子电路端口和标准单元转换的子电路端口如何匹配 不可能手工匹配吧 VDD VSS 是一目了然 其它端口呢?
发表于 2012-1-10 15:23:04 | 显示全部楼层
回复 8# sean12

我想问APR 是什么?
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