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楼主: xiao_ga

calibre中怎么用v2lvs把verilog网表转换成spice网表

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发表于 2014-8-4 16:42:01 | 显示全部楼层




   我按照你的方法试验了一下,为什么我在后面加上-i之后导出的spice网表是空的?
发表于 2014-8-6 16:55:03 | 显示全部楼层
回复 13# qiu-zq


    您好,请问用什么语句把标准单元的cdl文件加到spice文件中呢?谢谢了!
发表于 2015-8-27 15:16:59 | 显示全部楼层
大神,你的spice文件现在转化成功了吗,可以发我一份吗,我最近在做spice的仿真,但是手头上没有现成的spice文件,拜求拜求
发表于 2015-9-8 17:30:16 | 显示全部楼层
回复 52# chipcellw


    您好  您那个问题解决了嘛?
发表于 2015-9-8 18:00:37 | 显示全部楼层
回复 40# damonzhao


    版主您好,  我导出的cdl报警告, 我看应该是stdcell的信息没导入进去, 是不是可以include进去,   请问下, 我那些warning不管,然后直接在cdl中include的我的stdcell.cdl的路径就可以了呢????
发表于 2015-9-8 21:13:58 | 显示全部楼层
回复 55# yi4105635


   应该没问题,你一试便知
发表于 2016-5-20 11:26:23 | 显示全部楼层


请问可以将cdl转换成.v网表吗?
dangel005 发表于 2011-10-10 20:39



同问,求助
发表于 2017-6-11 00:58:16 | 显示全部楼层
Thanks for your share.
发表于 2019-3-14 15:24:56 | 显示全部楼层
回复 40# damonzhao

请问版主这个ram.v是什么,刚在学这个疑问很多,除了v2lvs -v input.v -o output.cdl 其它的语句不知道怎么加,我这只有厂商提供的std cell的LEF文件,没有std cell 的.cdl文件,转换出来的网表不对。怎么办,太感谢了
发表于 2019-3-25 15:15:46 | 显示全部楼层
thanks a lot
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