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关于PLL参考频率杂散的问题

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发表于 2008-12-18 11:26:36 | 显示全部楼层 |阅读模式

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最近在做PLL频综,输出频率为3960MHz,参考频率33MHz,采用了一个三阶无源滤波器来抑制参考杂散.

在Cadence下做trans仿真,我对稳定后的输出波形做了频谱,发现输出频谱上主要有两处spur,一个是+/-33MHz频偏,另一个是+/-66MHz频偏. 对33MHz杂散的抑制达到了近70db,可是对66MHz杂散的抑制却只有50db了.

我有2个问题:
1.杂散抑制50db够了么?这个66MHz杂散影响大不大?
2.为什么66MHz的杂散比33MHz杂散还要大呢?是不是说明我的前级电路有问题?

小弟才疏学浅,希望大家不吝赐教,在此先谢过.
发表于 2008-12-20 10:04:41 | 显示全部楼层
bang ni ding
发表于 2008-12-21 11:13:25 | 显示全部楼层
有可能是你在对时域数据进行FFT处理的时候出的问题,是不是精度不够。你可以看一下spur的点是否是精确的落在33MHz/66MHz offset频偏上。
reference spur的直接成因是vtune上存在参考周期信号,这个信号虽说有不容忽视的谐波成分,但不至于造成你所见到的那些现象。另外一个可能性是基频(33MHz)调制的二阶Bessel系数和二阶谐波(66MHz)调制的一阶Bessel系数之和要更大一些,不过我觉得如果考虑环路在带外的滚降,这种可能性似乎不是很大。
从你的仿真数据看,33MHz之外Spur近-70dBc因该不算好,而且实际芯片上还有其他的一些因素可能导致Spur恶化,仿真中是无法完全看到的。
发表于 2008-12-21 13:48:37 | 显示全部楼层

非常好的资料!!!!!!!!!!!!!

非常好的资料!!!!!!!!!!!!!
发表于 2008-12-21 14:40:55 | 显示全部楼层
牛啊!!!!



原帖由 semileon 于 2008-12-21 11:13 发表
有可能是你在对时域数据进行FFT处理的时候出的问题,是不是精度不够。你可以看一下spur的点是否是精确的落在33MHz/66MHz offset频偏上。
reference spur的直接成因是vtune上存在参考周期信号,这个信号虽说有不容忽 ...

发表于 2008-12-22 18:34:40 | 显示全部楼层
GUAN ZHU
发表于 2008-12-23 10:09:34 | 显示全部楼层
说的很深刻
发表于 2011-11-4 09:58:45 | 显示全部楼层
高手分析的不错 厉害!
发表于 2011-11-4 13:04:25 | 显示全部楼层
基础薄弱,看不懂啊~
发表于 2014-8-1 16:36:27 | 显示全部楼层
回复 1# meseasky


   怎么对pll输出结果做FFT啊
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